PCIE密碼卡

技術(shù)涉及一種基于PCle接口的密碼卡及該密碼卡的數(shù)據(jù)加密方法，涉及密碼卡及數(shù)據(jù)加密領(lǐng)域。目的在于解決現(xiàn)有的普通密碼卡密鑰存儲(chǔ)量小、數(shù)據(jù)傳輸延遲、響應(yīng)速度慢的問題。ARM處理器和FPGA模塊通過高速片內(nèi)總線進(jìn)行互連，ARM處理器的存儲(chǔ)信號(hào)輸出輸入端與存儲(chǔ)模塊的存儲(chǔ)信號(hào)輸入輸出端連接，F(xiàn)PGA模塊的通信信號(hào)輸入輸出端與PCle接口的通信信號(hào)輸出輸入端連接，PCle接口與外部服務(wù)器連接。PCle接口接收外部服務(wù)器發(fā)送的業(yè)務(wù)處理請(qǐng)求包，并將業(yè)務(wù)數(shù)據(jù)存儲(chǔ)到FPGA模塊內(nèi)部的RAM中；FPGA模塊向ARM處理器請(qǐng)求業(yè)務(wù)權(quán)限并啟動(dòng)算法進(jìn)行加密運(yùn)算；ARM處理器通知FPGA模塊啟動(dòng)PCle接口將數(shù)據(jù)回傳至外部服務(wù)器。實(shí)現(xiàn)一個(gè)完整的密碼卡功能。

PCIE加密卡技術(shù)保護(hù)點(diǎn)

一種基于PCle接口的密碼卡，其特征在于，它包括ZYNQ主處理器(1)、存儲(chǔ)模塊(2)和PCle接口(3)，所述ZYNQ主處理器(1)的存儲(chǔ)信號(hào)輸出輸入端與存儲(chǔ)模塊(2)的存儲(chǔ)信號(hào)輸入輸出端連接，ZYNQ主處理器(1)的通信信號(hào)輸入輸出端與PCle接口(3)的通信信號(hào)輸出輸入端連接，PCle接口(3)與外部服務(wù)器連接，所述ZYNQ主處理器(1)用于接收PCle接口(3)發(fā)送的業(yè)務(wù)請(qǐng)求包，并將該業(yè)務(wù)請(qǐng)求包進(jìn)行加密處理；所述存儲(chǔ)模塊(2)用于存儲(chǔ)密鑰；所述PCle接口(3)用于將加密處理后的業(yè)務(wù)請(qǐng)求包回傳至外部服務(wù)器。

PCIE加密卡

PCI-Express(peripheral component interconnect express)是一種高速串行計(jì)算機(jī)擴(kuò)展總線標(biāo)準(zhǔn)，它原來的名稱為“3GIO”，是由英特爾在2001年提出的，旨在替代舊的PCI，PCI-X和AGP總線標(biāo)準(zhǔn)。PCIe屬于高速串行點(diǎn)對(duì)點(diǎn)雙通道高帶寬傳輸，所連接的設(shè)備分配獨(dú)享通道帶寬，不共享總線帶寬，主要支持主動(dòng)電源管理，錯(cuò)誤報(bào)告，端對(duì)端的可靠性傳輸，熱插拔以及服務(wù)質(zhì)量(QOS)等功能。PCIe交由PCI-SIG（PCI特殊興趣組織）認(rèn)證發(fā)布后才改名為“PCI-Express”，簡(jiǎn)稱“PCI-e”。它的主要優(yōu)勢(shì)就是數(shù)據(jù)傳輸速率高，而且還有相當(dāng)大的發(fā)展?jié)摿ΑCI Express也有多種規(guī)格，從PCI Express x1到PCI Express x32，能滿足將來一定時(shí)間內(nèi)出現(xiàn)的低速設(shè)備和高速設(shè)備的需求。PCI-Express的接口是PCIe 3.0接口，其比特率為8Gbps，約為上一代產(chǎn)品帶寬的兩倍，并且包含和均衡、PLL改善以及時(shí)鐘數(shù)據(jù)恢復(fù)等一系列重要的新功能，用以改善數(shù)據(jù)傳輸和數(shù)據(jù)保護(hù)性能。PCIe閃存卡的供應(yīng)商包括：INTEL、IBM、LSI、OCZ、三星(計(jì)劃中)、SanDisk、STEC、SuperTalent和東芝(計(jì)劃中)等，而針對(duì)海量的數(shù)據(jù)增長(zhǎng)使得用戶對(duì)規(guī)模更大、可擴(kuò)展性更強(qiáng)的系統(tǒng)所應(yīng)用，PCIe 3.0技術(shù)的加入新的LSI MegaRAID控制器及HBA產(chǎn)品的出色性能，就可以實(shí)現(xiàn)更大的系統(tǒng)設(shè)計(jì)靈活性。

PCIE密碼卡

在高速密碼卡中,FPGA通過PCB板上晶振獲取66.66MHz時(shí)鐘，經(jīng)過FPGA內(nèi)部鎖相環(huán)后產(chǎn)生200MHz基本時(shí)鐘用作芯片2和芯片3的接口操作時(shí)鐘，然后經(jīng)過內(nèi)部分頻電路提供100MHz時(shí)鐘作為FPGA內(nèi)部的NiosII軟核和硬件電路的工作時(shí)鐘，分頻16MHz作為芯片2和芯片3的工作時(shí)鐘分頻20MHz作為芯片1和芯片4的工作時(shí)鐘。